문서 ID: 000082561 콘텐츠 형태: 문제 해결 마지막 검토일: 2015-11-20

Arria 10 HDMI 설계에 대한 타이밍 위반

환경

  • 인텔® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    Arria 10 장치용 HDMI 디자인을 실행하면 설계 타이밍이 발생할 수 있습니다. 듀얼 클럭 FIFO(DCFIFO) 블록 내에서 위반. DCFIFO 블록은 수신기에서 송신기에 이르는 HDMI 비디오, 오디오 및 보조 데이터.

    타이밍 위반은 Quartus Prime Pro에서 디자인을 실행할 때만 발생합니다. 에디션 버전 15.1.

    해결 방법

    이 문제에 대한 해결 방법은 없습니다.

    이 문제는 향후 HDMI IP 코어 버전에서 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Arria® 10 FPGA 및 SoC FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.