설명
이 오류는 PLL 인텔® FPGA IP 전용 클럭 입력 핀으로 네트워크를 구동하는 글로벌 또는 지역 네트워크에서 PLL 인텔® FPGA IP 공급할 때 Stratix® V, Arria® V 및 Cyclone® V 장치에서 발생할 수 있습니다. 전역/지역 네트워크를 통해 PLL(Phase-locked loop)에 전용 클럭 핀을 연결하는 것은 합법적입니다. 그러나 Quartus® II 소프트웨어는 클럭 제어 블록을 통해 클럭을 전역 또는 지역 리소스로 명시적으로 홍보하지 않고는 이 연결을 허용하지 않습니다.
해결 방법
전용 클럭 입력 핀과 PLL 인텔 FPGA IP 사이의 클럭 경로에 ALTCLKCTRL 인텔® FPGA IP 삽입합니다. 참고로, 클럭 신호에 대한 전역 원시 신호 또는 전역 신호 할당을 사용하는 것으로는 충분하지 않습니다. ALTCLKCTRL 인텔® FPGA IP 설계에 인스턴스화되어야 합니다.
클럭 입력 핀이 PLL 인텔 FPGA IP 전용 액세스 권한을 가지고 있을 때는 필요하지 않습니다.