문서 ID: 000082655 콘텐츠 형태: 제품 정보 및 문서 마지막 검토일: 2013-04-01

Arria® V 및 Cyclone® V 장치에서 ALTLVDS_RX 메가 기능의 비트슬립을 재설정하려면 어떻게 합니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • Avalon ALTPLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    ALTLVDS_RX 오작동의 rx_cda_reset 입력 포트는 Quartus® II 소프트웨어 버전 12.1부터 시작되는 Arria® V GX, GT, SX 및 ST 장치 및 Cyclone® V 장치에서 지원되지 않습니다.  데이터 정렬이라고도 하는 bitslip은 pll_areset 어설션하여 지연 시간 제로 위치(재설정)로 설정됩니다.

    RTL 시뮬레이션 모델은 pll_areset 어설션될 때 비트슬립을 재설정하지 않습니다.  RTL 시뮬레이션 모델에만 문제가 있습니다.  RTL 시뮬레이션 모델은 Quartus II 소프트웨어의 향후 버전에서 수정될 예정입니다.

     

     

    해결 방법

    게이트 레벨 시뮬레이션 및 하드웨어에서 pll_areset 주장할 때 비트슬립 지연 시간이 0 위치로 설정됩니다.

    관련 제품

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    1

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