문서 ID: 000082655 콘텐츠 형태: 제품 정보 및 문서 마지막 검토일: 2013-04-01

Arria® V 및 Cyclone® V 장치에서 ALTLVDS_RX 메가 기능의 비트슬립을 재설정하려면 어떻게 합니까?

환경

    인텔® Quartus® II 구독 에디션
    Avalon ALTPLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

ALTLVDS_RX 오작동의 rx_cda_reset 입력 포트는 Quartus® II 소프트웨어 버전 12.1부터 시작되는 Arria® V GX, GT, SX 및 ST 장치 및 Cyclone® V 장치에서 지원되지 않습니다.  데이터 정렬이라고도 하는 bitslip은 pll_areset 어설션하여 지연 시간 제로 위치(재설정)로 설정됩니다.

RTL 시뮬레이션 모델은 pll_areset 어설션될 때 비트슬립을 재설정하지 않습니다.  RTL 시뮬레이션 모델에만 문제가 있습니다.  RTL 시뮬레이션 모델은 Quartus II 소프트웨어의 향후 버전에서 수정될 예정입니다.

 

 

해결 방법

게이트 레벨 시뮬레이션 및 하드웨어에서 pll_areset 주장할 때 비트슬립 지연 시간이 0 위치로 설정됩니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 10 제품

Cyclone® V GX FPGA
Arria® V GX FPGA
Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Arria® V SX SoC FPGA
Arria® V GT FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Cyclone® V E FPGA
Cyclone® V SE SoC FPGA

1

추가적 도움이 필요하십니까?

지원팀 연락처

보증 제외

1

본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.