문서 ID: 000082710 콘텐츠 형태: 제품 정보 및 문서 마지막 검토일: 2013-07-23

Quartus II 소프트웨어 버전 13.0에서 디자인을 재구성할 때 Stratix V GX 재구성 컨트롤러 IP pmatestbussel 버스의 타이밍 오류를 해결하려면 어떻게 합니까?

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus II 소프트웨어 버전 13.0에서 설계를 컴파일할 때 pmatestbussel 버스에 보고된 타이밍 장애를 해결하려면 다음 단계를 따라야 합니다.

    1. Quartus 13.0에서 트랜시버 재구성 컨트롤러 IP를 재생성합니다.
    2. alt_xcvr_reconfig.sdc 파일을 소싱하기 전에 최상위 수준의 'derive_pll_clocks' SDC 명령이 실행되는지 확인합니다.
    3. 트랜시버 TX PLL이 외부 Tx PLL로 인스턴스화되면 alt_xcvr_reconfig.sdc 파일에서 다음 제약 조건을 교체하십시오.

    교체

    • set_clock_groups -asynchronous -group [get_clocks {*xcvr_native*avmm*pmatestbussel[0]}]

    와 함께

    • set_clock_groups -asynchronous -group [get_clocks {*hssi_avmm_interface_inst|pmatestbussel[0]}]

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    Stratix® V GT FPGA
    Stratix® V GX FPGA
    Arria® V GZ FPGA

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