문서 ID: 000082720 콘텐츠 형태: 문제 해결 마지막 검토일: 2011-12-27

포트 순서가 내 소스 Verilog HDL 넷리스트에서 출력 Verilog HDL 넷리스트로 유지됩니까?

환경

    인텔® Quartus® II 구독 에디션
    시뮬레이션
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Quartus® II 소프트웨어의 제한으로 인해 출력 Verilog HDL 넷리스트가 작성될 때 소스 Verilog HDL 넷리스트의 포트 순서가 유지되지 않을 수 있습니다. 이러한 제한으로 인해 테스트벤치가 포트를 암시적으로 연결하는 경우 RTL과 게이트 레벨 시뮬레이션 간에 불일치가 발생할 수 있습니다.

해결 방법

이 제한 사항을 해결하려면 Verilog HDL 테스트벤치에서 최상위 포트를 명시적으로 연결하십시오.

이 제한 사항은 Quartus II 소프트웨어의 향후 릴리스에서 수정될 예정입니다.

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