설명
트리플 스피드 이더넷 인텔® FPGA IP PCS 전용 변종 및 PCS 플러스-PMA 변종의 reset_rx_clk 및 reset_tx_clk 신호는 rx_clk 및 tx_clk 신호와 동기화되지 않습니다.
해결 방법
다음 패치는 reset_rx_clk 신호가 rx_clk 신호와 동기화되고 reset_tx_clk 신호가 tx_clk 신호와 동기화되도록 하는 솔루션을 제공합니다.
다음 Quartus® II 소프트웨어 버전 10.1 SP1 패치 1.77을 다운로드하십시오.
- Windows용 Quartus II 소프트웨어 버전 10.1SP1 패치 1.77
- Linux용 Quartus II 소프트웨어 버전 10.1SP1 패치 1.77
- Quartus II 소프트웨어 버전 10.1SP1 패치용 ReadMe 1.77
주의:
이 패치를 설치하기 전에 이전에 Quartus II 소프트웨어 v10.1 SP1을 설치했거나 Quartus II 소프트웨어 v10.1 SP1을 설치해야 합니다. 그렇지 않으면 패치가 올바르게 설치되지 않고 Quartus II 소프트웨어가 제대로 실행되지 않습니다.
패치를 설치한 후 설계를 컴파일하기 전에 트리플 스피드 이더넷 인텔 FPGA IP 재생성하십시오.