설명
쿼터 레이트 모드에서 UniPHY DDR3 컨트롤러가 외부 메모리 인터페이스 사양 추정 도구 (HTML)에 지정된 최대 주파수 또는 그 근처에서 작동할 때, 분기 속도 클럭 도메인에서 하프 레이트 클럭 도메인에 이르는 핵심 타이밍 경로에 타이밍 위반이 발생할 수 있습니다. 이러한 경로는 다음과 같은 형식 *qr_to_hr|dataout_r* 입니다. *hr_to_fr*
해결 방법
이러한 경로를 과도하게 제한하면 타이밍 폐쇄에 도움이 될 수 있습니다. 정적 타이밍 분석을 위해 이러한 경로를 과도하게 제한하려면 Synopsys Design Constrains(.sdc) 파일에 이 제약 조건을 포함하십시오.
#Overconstraining QR to HR clock domain
set ver_info $::TimeQuestInfo(nameofexecutable)
if { != "quartus_sta"} {
set_max_delay -from [get_keepers *qr_to_hr\|dataout*] -to [get_keepers *hr_to_fr*] 1}
이 제약 조건은 이 두 노드 간의 최대 지연을 매우 짧은 지연으로 설정하여 Quartus II fitter가 이러한 경로의 우선 순위를 정하게 합니다.