문서 ID: 000082805 콘텐츠 형태: 문제 해결 마지막 검토일: 2015-01-19

코어 경로를 FPGA Cyclone V HPS SDRAM에서 설치 타이밍 위반이 표시되는 이유는 무엇입니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명 피팅 과정에서 사용된 타이밍 번호와 타이밍 분석에 사용되는 실제 타이밍 번호 간의 불일치로 인해 이러한 문제가 발생할 수 있습니다.
해결 방법

코어 경로를 FPGA Cyclone® V HPS SDRAM의 팀 구성을 개선하려면 아래 과제를 사용하여 문제의 경로를 과도하게 제한할 수 있습니다.

{$:::quartus(nameofexecutable) == "quartus_fit"} {
set_max_delay -에서 [get_keepers *<>\|fpga_interfaces\|f2sdram~FF_*] -에서 [get_keepers ]
}

특정 <> 및 이름은 설계 구조에 맞게 수정해야 합니다.
이 할당은 피팅 과정에서 경로를 과도하게 제한하며 TimeQuest Timing Analysier에서 수행된 타이밍 분석이 유효합니다.

초과 제한할 값은 타이밍 위반의 크기에 따라 달라집니다.

예를 들어:

기본 설정 관계가 6n이고 이러한 경로에서 -1ns의 최악의 경우 부정적인 여유가 있는 경우 4.5ns의 set_max_delay 값을 적용하는 것이 합리적입니다.

또는 기본 설정 관계가 4n이고 이러한 경로에서 -100ps의 최악의 경우 부정적인 여유가 있는 경우 3.5ns의 set_max_delay 값을 적용하는 것이 합리적입니다.

이 문제는 Quartus® II 소프트웨어의 향후 릴리스에서 해결될 예정입니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 6 제품

Cyclone® V SX SoC FPGA
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Cyclone® V GX FPGA
Cyclone® V ST SoC FPGA
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