이더넷용 E-타일 하드 IP 인텔® Stratix® 10 FPGA IP 10GE/25GE 예제 디자인의 문제로 인해 이더넷 회로는 시작 시 리셋 상태로 유지되며 링크가 나타나지 않습니다.
이 문제를 해결하려면 시스템 내 소스 및 프로브의 예시 설계를 열고 소스 비트[3:1]를 3'b111로 설정하여 리셋을 수동으로 비활성화합니다.
이 문제는 인텔® Quartus® Prime Pro Edition의 향후 릴리스에서 해결될 예정입니다.
이더넷용 E-타일 하드 IP 인텔® Stratix® 10 FPGA IP 10GE/25GE 예제 디자인의 문제로 인해 이더넷 회로는 시작 시 리셋 상태로 유지되며 링크가 나타나지 않습니다.
이 문제를 해결하려면 시스템 내 소스 및 프로브의 예시 설계를 열고 소스 비트[3:1]를 3'b111로 설정하여 리셋을 수동으로 비활성화합니다.
이 문제는 인텔® Quartus® Prime Pro Edition의 향후 릴리스에서 해결될 예정입니다.
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