문서 ID: 000082822 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-01-07

이더넷용 E-Tile Hard IP 인텔® Stratix® 10 FPGA IP 10GE/25GE 설계 예가 Reset에서 개최되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 25G 이더넷 인텔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    이더넷용 E-타일 하드 IP 인텔® Stratix® 10 FPGA IP 10GE/25GE 예제 디자인의 문제로 인해 이더넷 회로는 시작 시 리셋 상태로 유지되며 링크가 나타나지 않습니다.

    해결 방법

    이 문제를 해결하려면 시스템 내 소스 및 프로브의 예시 설계를 열고 소스 비트[3:1]를 3'b111로 설정하여 리셋을 수동으로 비활성화합니다.

    이 문제는 인텔® Quartus® Prime Pro Edition의 향후 릴리스에서 해결될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 2 제품

    인텔® Stratix® 10 MX FPGA
    인텔® Stratix® 10 TX FPGA

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