중요 문제
설명
케이던스® NC-Sim®에서 VHDL로 시뮬레이션할 때 13.0 Quartus® II 결정적 지연 시간 PHY IP 코어의 소프트웨어 릴리스 실패 Verilog 사이에 잘못된 매개변수 시퀀스가 설정되어 있기 때문입니다. 최상위 수준 및 생성된 VHDL. 케이던스의 Verilog 시뮬레이션 NC-Sim은 영향을 받지 않습니다.
해결 방법
13.0 Quartus II 소프트웨어 릴리스에 대한 해결 방법은 없습니다. 케이던스 NC-Sim에서 VHDL을 시뮬레이션하려면 최신 릴리스를 사용해야 합니다.
이 문제는 13.1 Quartus II 소프트웨어 릴리스에서 해결되었습니다.