설명
ACDS 소프트웨어 버전 10.1과 함께 제공되는 Modelsim-Altera 소프트웨어 버전 6.6c의 문제로 인해 게이트 레벨 타이밍 시뮬레이션 중 아래와 같은 오류와 오류가 나타날 수 있습니다. 이 소프트웨어 버그는 Verilog HDL 타이밍 시뮬레이션에만 영향을 미칩니다.
Loading instances from _v.sdo
# ** Fatal: SDF files require Altera primitive library
# Time: 0 ps Iteration: 0 Instance: /_tb File: ://_tb.v
# FATAL ERROR while loading design
# Error loading design
# Error: Error loading design
# Pausing macro execution
# MACRO ./_run_msim_gate_verilog.do PAUSED at line 12
이 문제를 해결하려면 ACDS 소프트웨어 버전 10.0 SP1과 함께 제공되는 ModelSim-Altera 소프트웨어 버전 6.5e를 사용하여 Quartus® II 소프트웨어 버전 10.1에서 생성된 게이트 레벨 넷리스트를 시뮬레이션하십시오.
이 문제는 Quartus II 소프트웨어 버전 10.1 SP1과 함께 제공되는 ModelSim-Altera 소프트웨어 버전 6.6d부터 해결됩니다.