문서 ID: 000082926 콘텐츠 형태: 문제 해결 마지막 검토일: 2015-10-23

FPP(Fast Passive Parallel) 구성 중 내 Stratix IV 장치가 예상보다 높은 VCC 전류 무승부를 보이는 이유는 무엇입니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

EP4SGX180, EP4SGX230, EP4SGX290의 FPP 구성을 수행할 때, EP4SGX360, EP4SGX530, EP4SE230, EP4SE360, EP4SE530, EP4SE820, EP4S40G2, EP4S40G5, EP4S100G2, EP4S100G3, EP4S100G4 및 EP4S100G5 Stratix® 높은 DCLK 주파수를 사용하는 IV 장치, 특정 드문 비트스트림 패턴으로 인해 구성 중 장치가 예상보다 높은 VCC 전류 무승부를 나타낼 수 있습니다. 이 경우 장치는 구성 후 사용자 모드에 들어가지 못하거나 사용자 모드를 입력할 때 CRC_ERROR 주장합니다.

해결 방법

위에서 설명한 장애 증상을 관찰하지 않으면 시스템에 영향을 받지 않습니다. 시스템이 이 문제에 영향을 받는 것으로 의심되는 경우 Altera mySupport 에 문의하십시오.

관련 제품

이 문서는 다음 항목에 적용됩니다. 3 제품

Stratix® IV GX FPGA
Stratix® IV GT FPGA
Stratix® IV E FPGA

추가적 도움이 필요하십니까?

지원팀 연락처

보증 제외

1

본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.