문서 ID: 000082955 콘텐츠 형태: 제품 정보 및 문서 마지막 검토일: 2018-08-30

낮은 지연 시간 100G 이더넷 인텔 Stratix 10 FPGA IP 코어를 사용할 때 인텔® Stratix® 10GX FPGA 개발 키트의 QSFP 인터페이스에 대해 수행된 것과 같은 레인 스왑을 성공적으로 수행하려면 어떻게 합니까?

환경

    이더넷
    저지연 40G 100G 이더넷
    Arria® 10 및 Stratix® V용 저지연 40G 이더넷 인텔® FPGA IP
    Arria® 10 및 Stratix® V용 저지연 100G 이더넷 인텔® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

향상된 신호 라우팅을 위해 PCB에서 레인을 교체하고 지연 시간 100G 이더넷 인텔® Stratix® 10 FPGA IP 코어를 사용하는 경우 인텔 Stratix 10 장치의 핀 할당도 교체하지 마십시오.

대신, 원래 Stratix 10 장치 핀아웃을 남기고 낮은 지연 시간 100G 이더넷 인텔 Stratix 10 FPGA IP 코어의 PCS가 지원하는 레인 재주문 기능을 활용하십시오.

낮은 지연 시간 100G 이더넷 인텔 Stratix 10 FPGA IP 코어에서 지원하는 레인 재주문 기능을 통해 사용자는 Stratix 10 장치 핀아웃을 변경하지 않고도 실제 연결을 교환할 수 있습니다.

레인 재주문은 낮은 지연 시간 100G 이더넷 인텔 Stratix 10 FPGA IP 코어에서 자동으로 발생하며 추가 레지스터 설정이 필요하지 않습니다.

관련 제품

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인텔® Stratix® 10 FPGA 및 SoC FPGA

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