인텔® Stratix® 10 L-/H-Tiles용 직렬 라이트 III 스트리밍 인텔® FPGA IP 코어의 phy_mgmt_addr 포트를 사용하여 트랜시버 PHY 레지스터 공간에 액세스하려면 버스의 MSB를 다음과 같이 사용하십시오.
- phy_mgmt_addr[msb] = 1을 설정하여 인텔 Stratix 10 L-/H-Tile 트랜시버 PHY 레지스터 공간에 액세스합니다.
- 직렬 라이트 III 스트리밍 인텔 FPGA IP 코어 구성 및 상태 레지스터(CSR)에 액세스하려면 phy_mgmt_addr [msb] = 0 을 설정합니다.
이 주소 사용량은 직렬 라이트 III 스트리밍 인텔 FPGA IP 코어 사용자 가이드의 향후 개정판에 기록됩니다.