문서 ID: 000082956 콘텐츠 형태: 제품 정보 및 문서 마지막 검토일: 2018-10-19

인텔® Stratix® 10 L-/H-Tiles용 직렬 라이트 III 스트리밍 인텔® FPGA IP 코어의 phy_mgmt_addr 포트를 사용하여 트랜시버 PHY 레지스터 공간에 액세스하려면 어떻게 합니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 직렬 Lite III 스트리밍 인텔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Stratix® 10 L-/H-Tiles용 직렬 라이트 III 스트리밍 인텔® FPGA IP 코어의 phy_mgmt_addr 포트를 사용하여 트랜시버 PHY 레지스터 공간에 액세스하려면 버스의 MSB를 다음과 같이 사용하십시오.

    • phy_mgmt_addr[msb] = 1을 설정하여 인텔 Stratix 10 L-/H-Tile 트랜시버 PHY 레지스터 공간에 액세스합니다.
    • 직렬 라이트 III 스트리밍 인텔 FPGA IP 코어 구성 및 상태 레지스터(CSR)에 액세스하려면 phy_mgmt_addr [msb] = 0 을 설정합니다.
    해결 방법

    이 주소 사용량은 직렬 라이트 III 스트리밍 인텔 FPGA IP 코어 사용자 가이드의 향후 개정판에 기록됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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