문서 ID: 000082998 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-02-08

Arria V 트랜시버 네이티브 PHY IP 코어 메가 기능에서 TX PLL 클럭 포트 라벨링 오류

환경

    인텔® Quartus® II 구독 에디션
BUILT IN - ARTICLE INTRO SECOND COMPONENT

중요 문제

설명

Arria V 트랜시버 네이티브 PHY IP 코어 메가 기능을 만드는 경우 MegaWizard 플러그인 관리자에서 외부 사용을 활성화합니다. 외부에 ext_pll_clk 포트를 노출하는 TX PLL 옵션 TX(송신기) 위상 잠금 루프(PLL) 및 tx_pll_refclk 포트 모두 ext_pll_clk 블록 다이어그램에 나타나지만 ext_pll_clk 포트만 사용됩니다. IP 코어에 있습니다.

해결 방법

해결 방법이 없습니다.

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Arria® V FPGA 및 SoC FPGA

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