문서 ID: 000083010 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-06-19

Stratix V 장치에서 VHDL 포스트 핏 시뮬레이션 실패

환경

  • 인텔® Quartus® II 구독 에디션
  • 시뮬레이션
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    이 문제는 DDR2, DDR3, QDR II 및 RLDRAM II 제품에 영향을 미칩니다.

    실행 시 다음과 유사한 오류 메시지가 발생할 수 있습니다. VHDL 설계의 포스트 핏 시뮬레이션:

    # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(32614): (vcom-1136) Unknown identifier "test_mode". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(32615): (vcom-1136) Unknown identifier "use_duty_cycle_correction". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(71612): (vcom-1035) Formal port "clkin" has OPEN or no actual associated with it. # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(183112): (vcom-1136) Unknown identifier "test_mode". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(183113): (vcom-1136) Unknown identifier "use_duty_cycle_correction". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(225095): (vcom-1136) Unknown identifier "test_mode". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(225096): (vcom-1136) Unknown identifier "use_duty_cycle_correction". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(237040): VHDL Compiler exiting.

    해결 방법

    이 문제의 해결 방법은 포스트 핏 넷리스트를 수정하는 것입니다. 다음과 같습니다.

    1. 포스트 핏 넷리스트 파일 .vho 를 엽니다. 텍스트 편집기.
    2. 다음 매개변수 선언을 찾아 제거합니다. stratixv_leveling_delay_chain 경우:
    test_mode => "false" use_duty_cycle_correction => "false"�
    • 다음 포트를 접지 clkin 합니다 stratixv_pll_dll_output.
    clkin => "0000"
    • 다음 포트를 접지 tdoutap 합니다 stratixv_jtag.
    tdoutap -> ‘0’

    이 문제는 향후 버전에서 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    Stratix® V FPGA

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