문서 ID: 000083020 콘텐츠 형태: 문제 해결 마지막 검토일: 2015-05-29

소프트 PCS가 활성화될 때 JESD204B IP 예제 설계 시뮬레이션이 실패하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • JESD
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어 버전 15.0에서 알려진 문제로 인해, SOFT PCS 모드에서 생성되는 경우 JESD204B IP 예 설계 시뮬레이션이 다음 메시지와 함께 실패할 수 있습니다.

    # 패턴 검사기: 유효한 데이터가 없습니다!
    # JESD204B Tx 코어: Tx 링크 오류 발견!
    # JESD204B Rx 코어: 확인!
    # TESTBENCH_FAILED: SIM이 실패했습니다!

    이 오류는 ATX PLL의 PMA_WIDTH 설정이 소프트 PCS 모드 예시 설계에 잘못 설정되어 있기 때문에 발생합니다.


     

    해결 방법 이 작업을 해결하려면 gen_ed_sim_*.tcl 스크립트의 PMA_WIDTH 설정을 20에서 40으로 변경하고 스크립트를 다시 실행합니다.

    이 문제는 Quartus II 소프트웨어의 향후 버전에서 해결될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    인텔® Arria® 10 GT FPGA
    인텔® Arria® 10 GX FPGA
    인텔® Arria® 10 SX SoC FPGA

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