설명
Quartus® II 버전 14.0 및 이전 버전을 사용하여 생성된 PCI Express®용 Altera® Avalon®-MM 하드 IP는 프로토콜을 통한 구성(CvP)이 활성화된 경우 더 낮은 처리량을 보여줍니다. PCIe 하드 IP 및 Avalon-MM 브리지의 신용 카운터가 동기화되지 않기 때문에 문제가 발생합니다.
CvP의 경우, 패브릭이 프로그래밍되기 전에 PCIe 주변 장치가 로드됩니다. 주변기기가 프로그래밍된 후 FPGA는 PCIe 패킷을 전송하고 수신합니다. 이 상호 작용은 PCIe 하드 IP의 신용 카운터를 증가시킵니다. 그 후 얼마 지나지 않아 패브릭에 기본 신용 카운터 값이 로드되어 두 카운터 간에 불일치가 발생합니다.
해결 방법
이 문제는 Quartus® II 소프트웨어의 향후 릴리스에서 해결될 예정입니다.
Quartus® II 버전 14.0 이하에서 이 문제를 해결하려면 RTL에서 다음과 같이 변경합니다.
파일 altpciexpav_stif_tx_cntrl.v에서 다음 줄을 변경합니다.
np_header_avail_reg <= np_header_avail;
받는 사람:
np_header_avail_reg <= 1'b1;