문서 ID: 000083071 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-05-20

CPRI IP 코어 RE 변형의 잘못된 트랜시버 참조 클럭

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    CPRI RE 슬레이브에서 트랜시버 PLL 참조 클럭은 올바르게 연결되지 않았습니다.

    이 문제로 RE 슬레이브가 링크 협상을 완료하지 못하게 됩니다. V 및 Stratix V 장치에서 성공적으로 Arria.

    해결 방법

    대상 CPRI RE 슬레이브 인스턴스에서 이 문제를 해결하려면 Arria V 또는 Stratix V 장치는 <프로젝트를 편집해야 합니다. 이름>_002.v 파일을 생성한 후 CPRI 인스턴스. 텍스트 편집기에서 다음 대체를 수행합니다.

    • Rx 트랜시버(inst_rx_xcvr) 연결 시 교체 pll_ref_clk (inst_cpri_phy_pll_inclk_clk) 새 텍스트 pll_ref_clk (inst_cpri_phy_pll_ref_clk_clk).
    • Tx 트랜시버에 대한 연결(inst_tx_xcvr) 교체 pll_ref_clk (inst_cpri_phy_pll_ref_clk_clk) 새 텍스트 pll_ref_clk (inst_cpri_phy_pll_inclk_clk).

    이 문제는 CPRI MegaCore 기능의 버전 12.1에서 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 2 제품

    Arria® V FPGA 및 SoC FPGA
    Stratix® V FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.