문서 ID: 000083085 콘텐츠 형태: 문제 해결 마지막 검토일: 2018-03-26

RS-FEC 예제 설계로 생성된 인텔® Stratix® 10 100G 이더넷 소프트 IP가 시뮬레이션을 완료하지 못하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • Arria® 10 및 Stratix® V용 저지연 100G 이더넷 인텔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Pro 소프트웨어 버전 17.1.1에서 생성된 예제 설계의 시뮬레이션 테스트벤치에서 문제가 발생하여 시뮬레이션이 완료되지 않습니다.  아래와 같이 시뮬레이션이 패킷 10에 걸려 있는 것을 볼 수 있습니다.

     

    ***************************************************

    Recieve Ready ******************

    ***************************************************

    테스트 데이터 전송

    ** 패킷 보내기 1...

    ** 패킷 보내기 2...

    ** 패킷 보내기 3...

    ** 패킷 보내기 4...

    ** 패킷 보내기 5...

    ** 패킷 보내기 6...

    ** 패킷 보내기 7...

    ** 패킷 보내기 8...

    ** 패킷 보내기 9...

    ** 패킷 보내기 10...

    해결 방법

    이 문제를 해결하려면 원래 생성된 테스트벤치 /example_testbench/basic_avl_tb_top.v 를 이 새로운 테스트벤치로 교체하십시오.

    이 문제는 인텔® Quartus® Prime Pro 소프트웨어의 향후 버전에서 해결될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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