문서 ID: 000083089 콘텐츠 형태: 문제 해결 마지막 검토일: 2018-05-29

25G 이더넷 IP의 동적 생성 예시 설계가 인텔® Stratix®10 FPGA ES1 및 ES2 장치에서 타이밍에 실패하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 25G 이더넷 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 18.0의 문제로 인해 25G 이더넷 IP의 동적 생성 예시 설계가 타이밍 폐쇄에 실패할 수 있습니다.

    영향을 받는 변종은 아래와 같습니다.

    • IEEE 1588 예제 설계 탑재 25G
    • IEEE 1588 예제 설계 탑재 10G/25G
    • IEEE 1588 예제 설계 및 RSFEC 탑재 25G
    • IEEE 1588 예제 설계 및 RSFEC 탑재 10G/25G

     

     

    해결 방법

    설계 스페이스 익스플로러 II를 시작하고 시드 스윕을 수행 하여 인텔® Stratix® 10 FPGA 타이밍 모델이 여전히 엔지니어링 특성화 보류 중인 예비 단계에 있기 때문에 최상의 적합 배치 품질을 얻을 수 있습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.