문서 ID: 000083093 콘텐츠 형태: 문제 해결 마지막 검토일: 2018-09-25

10G/25G 모드에서 이더넷 인텔® FPGA IP e-tile Hard IP를 사용할 때, o_sl_tx_lanes_stable 신호의 주장 후 기형 패킷이 감지되는 이유는 무엇입니까?

환경

    인텔® Quartus® Prime Pro Edition
    25G 이더넷 인텔® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

중요 문제

설명

인텔® Quartus® Prime 소프트웨어 버전 18.0 이전의 문제로 인해, O_SL_TX_LANES_STABLE 신호의 주장 후 10G/25G 모드에서 이더넷 인텔® FPGA IP E-tile Hard IP를 사용하여 패킷을 전송할 때 MAC 통계 카운터에서 CRC 오류가 있는 기형 패킷을 감지할 수 있습니다.

 

해결 방법

인텔® Quartus® Prime 소프트웨어 버전 18.0 이상에서 이 문제를 해결하려면 링크 재설정 후 o_sl_tx_lanes_stable 신호의 주장 후 하드웨어에서 46610 클럭 주기 또는 163840 클럭 사이클을 기다린 후 10G/25G 모드에서 이더넷 인텔® FPGA IP E-tile Hard IP에 점보 데이터 패킷을 전송합니다.

이 문제는 인텔® Quartus® Prime Pro 소프트웨어 버전 18.0.1부터 해결되었습니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 1 제품

인텔® Stratix® 10 TX FPGA

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