문서 ID: 000083123 콘텐츠 형태: 오류 메시지 마지막 검토일: 2014-06-05

경고(10230): *instance_name*_write_datapath.v(118)에서 Verilog HDL 할당 경고: 대상 크기에 맞게 크기로 잘린 값(1)

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus II에서 UniPHY IP로 DDR2 또는 DDR3 SDRAM 컨트롤러를 컴파일할 때 위의 경고가 발생할 수 있습니다.

    이 경고는 Quartus II가 _write_datapath.v 파일에서 이 신호에 대한 선언되지 않은 버스로 인해 'phy_ddio_oct_ena_pre_shift' 신호에 연결된 일부 레지스터와 논리를 합성할 때 발생합니다.  이로 인해 잘못된 OCT 스위칭 동작이 발생할 수 있습니다.

     

    해결 방법

    할당하기 전에 생성된 <>_write_datapath.v 파일에서 \'phy_ddio_oct_ena_pre_shift\' 신호를 아래와 같이 선언합니다.

    와이어 [AFI_DQS_WIDTH-1:0] phy_ddio_oct_ena_pre_shift;

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 9 제품

    Stratix® V E FPGA
    Stratix® IV GX FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA
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    Stratix® IV GT FPGA

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    1

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