문서 ID: 000083172 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-10-22

읽기 데이터가 손상되지 않았을 때 CSR이 ECC 데이터 오류를 보고하는 이유는 무엇입니까?

환경

  • UniPHY 인텔® FPGA IP 탑재 DDR3 SDRAM 컨트롤러
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    DDR3 하드 메모리 컨트롤러(HMC) MegaWizard™ GUI 설정에서 오류 수정 코드(ECC)와 CSR을 모두 활성화할 때 트래픽 생성기 모니터가 데이터 손상 을 감지하지 못하더라도 구성 및 상태 레지스터(CSR)는 비트 오류를 보고할 수 있습니다. 메모리 컨트롤러가 식별되지 않은 위치에서 데이터를 읽기 때문에 이러한 불일치가 표시됩니다.

    해결 방법

    이 문제의 해결 방법은 ECC 기능을 활성화할 때 알려진 콘텐츠로 메모리를 로드하는 것입니다.

     

     

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 14 제품

    Cyclone® V E FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Cyclone® V GX FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V FPGA 및 SoC FPGA
    Arria® V GT FPGA
    Arria® II GZ FPGA
    Cyclone® V FPGA 및 SoC FPGA

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    1

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