문서 ID: 000083184 콘텐츠 형태: 문제 해결 마지막 검토일: 2011-11-15

GXB 트랜시버 및 트랜시버 재구성 컨트롤러 메가 기능 탑재 Stratix V 디자인의 연결되지 않은 클럭

환경

    인텔® Quartus® II 구독 에디션
    이더넷
BUILT IN - ARTICLE INTRO SECOND COMPONENT

중요 문제

설명

Stratix V 설계에 대한 전체 타이밍 분석을 실행할 때 GXB 트랜시버 블록과 트랜시버 재구성이 포함된 컨트롤러 메가 기능, TimeQuest 타이밍 분석기가 연결되지 않은 클럭입니다. 타이밍 보고서에는 다음이 표시됩니다.

alt_xcvr_arbiter:pif[0].pif_arb|grant[0] was determined to be a clk but was found wt/o an associated clock assignment

이 문제는 GXB 트랜시버를 포함하는 Stratix V 설계에 영향을 미칩니다. 블록 및 트랜시버 재구성 컨트롤러 메가 기능.

해결 방법

해결 방법이 없습니다. 이 문제는 향후 버전에서 해결될 것입니다. 트리플 스피드 이더넷 메가코어 기능.

관련 제품

이 문서는 다음 항목에 적용됩니다. 1 제품

Stratix® V FPGA

1

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