문서 ID: 000083196 콘텐츠 형태: 오류 메시지 마지막 검토일: 2018-12-26

오류(18510년): PIPE 마스터 채널 < ovSOFTPCIE_TxP[x] > 타이밍 요구 사항으로 인해 < PIN_XXXX > HIP 채널 위치에 배치할 수 없습니다.

환경

  • 인텔® Quartus® Prime Pro Edition
  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    PCI* Express 핀 위치에 대한 인텔® Stratix® 10 하드 IP를 사용하여 -2/-3 속도 등급 인텔® Stratix® 10개 장치를 대상으로 Gen3 PIPE* 구성에서 인텔® Stratix® 10 L-Tile/H-Tile Transceiver Native PHY를 컴파일할 때 이 오류가 나타날 수 있습니다.

    해결 방법

    이 문제를 해결하려면 트랜시버 위치를 변경하여 인텔® Stratix® 10 하드 IP에서 사용하는 위치를 피하거나 장치 속도 등급을 -1로 변경합니다.

    이 오류는 -2 또는 -3 속도 등급을 대상으로 인텔® Quartus® Prime Pro 에디션 버전 17.0, 17.1 및 18.0을 사용할 때 보고됩니다.

    이 오류는 인텔® Quartus® Prime Pro 에디션 버전 18.1부터 수정되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 4 제품

    인텔® Stratix® 10 GX FPGA
    인텔® Stratix® 10 SX SoC FPGA
    인텔® Stratix® 10 MX FPGA
    인텔® Stratix® 10 TX FPGA

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.