중요 문제
설명
인텔® Stratix® 10 10GBASE-KR PHY 인텔 FPGA IP 사용하는 경우, 낮은 지연 시간 이더넷 10G MAC 인텔® Stratix® 10 FPGA IP, 10개의 낮은 지연 시간 40Gbps 이더넷 IP 또는 L-Tile/H-Tile 트랜시버 네이티브 PHY 인텔 Stratix 10G 또는 40G KR 모드에서 10개의 FPGA IP를 인텔® Stratix® 하드 PCS는 데이터 모드로 재구성하는 동안 csr 재설정이 들어오면 PRBS 패턴을 보내는 데 방해가 될 수 있습니다.
해결 방법
이 문제를 해결하려면 자동 협상(AN) 또는 LT(Link Training) 재구성을 사용하여 이 상태를 취소하십시오.
이 문제는 인텔® Quartus® Prime Software의 향후 릴리스에서 해결될 것입니다.