문서 ID: 000083305 콘텐츠 형태: 문제 해결 마지막 검토일: 2015-06-12

PCI Express용 하드 IP에서 데이터 링크 레이어가 다운되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명 데이터 링크 레이어 활성 보고 및 서프라이즈 다운 보고는 소프트웨어 버전 15.0 이전의 PCIe 솔루션용 Avalon® MM 인터페이스에 대해 활성화할 수 없습니다.  따라서 derr_cor_ext_rpl, derr_rpl, dlup 및 dlup_exit 신호는 유용한 정보를 나타내지 않으며 무시해야 합니다.
    해결 방법 이 기능은 Quartus® II 소프트웨어의 소프트웨어 버전 15.0.1 이상에 추가되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 15 제품

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

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