문서 ID: 000083325 콘텐츠 형태: 문제 해결 마지막 검토일: 2018-03-27

USXGMII 자동 협상 모드에서 인텔® Arria® 10개의 다중 속도 이더넷 PHY IP가 시뮬레이션에 실패하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 이더넷 10G MAC 인텔® FPGA IP
  • 저지연 이더넷 10G MAC 인텔® FPGA IP
  • 1G 2.5G 5G 10G 멀티레이트 이더넷 PHY 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    레지스터 주소 0x412 usxgmii_link_timer 인텔® Arria® 10 멀티 레이트 이더넷 PHY IP 기본값은 0x7c000 . 이 기본 재설정 값은 링크 타이머를 시뮬레이션에 너무 긴 1.6ms로 설정합니다.

    해결 방법

    이 문제를 해결하려면 주소 0x412 usxgmii_link_timer bit[14]=1을 설정하여 시뮬레이션을 위한 자동 협상 프로세스를 가속화하십시오. 이 변경 사항은 이 레지스터(0.05ms)에서 가능한 가장 빠른 링크 타이머 값인 usxgmii_link_timer=0x4000 설정합니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Arria® 10 FPGA 및 SoC FPGA

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    1

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