문서 ID: 000083331 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-11-27

Altera PLL이 dp5 패치를 설치한 후 시뮬레이션을 잠그지 못하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Altera® PLL 시뮬레이션 모델이 올바르게 작동하지 않을 수 있으며 Quartus® II 소프트웨어의 버전 13.0sp1용 dp5 패치를 설치한 후 잠긴 신호를 주장하지 못할 수 있습니다.

    동적 위상 스테핑 또는 동적 재구성을 사용하여 PLL을 시뮬레이션하는 경우 이 문제가 표시됩니다.

    문제는 시뮬레이션 모델에 있으므로 하드웨어에서 구현할 때 PLL의 작동에 영향을 미치지 않습니다.

    해결 방법 이 문제는 Quartus II 소프트웨어의 버전 13.1에서 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 15 제품

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
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    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
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    Cyclone® V E FPGA
    Stratix® V E FPGA
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