문서 ID: 000083332 콘텐츠 형태: 오류 메시지 마지막 검토일: 2013-08-20

오류: Clock Divider 노드 - 외부 PLL 모드에서 트랜시버 네이티브 PHY의 ext_pll_clk 입력 포트에 트랜시버 PLL의 outclk_0 포트를 연결하지 않으면 Cyclone® V 및 Arria® V 트랜시버 장치에서 오류가 발생할 수 있습니다.

환경

  • 인텔® Quartus® II 구독 에디션
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    오류: 클럭 디바이더 노드 'inst|altera_xcvr_native_av:txcvr_top_inst|av_xcvr_native:gen_native_inst.av_xcvr_native_inst[0].gen_bonded_group_native.av_xcvr_native_inst|av_pma:inst_av_pma|av_tx_pma:av_tx_pma|av_tx_pma_ch:tx_pma_insts[0].av_tx_pma_ch_inst|tx_pma_ch.tx_cgb'가 'CLKCDDOCRL' 포트에 제대로 연결되어 있지 않습니다.

    외부 PLL 모드에서 트랜시버 네이티브 PHY의 ext_pll_clk 입력 포트에 트랜시버 PLL의 outclk_0 포트를 연결하지 않은 경우 Cyclone® V 및 Arria® V 트랜시버 장치에서 위의 오류가 발생할 수 있습니다.

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    Cyclone® V GT FPGA
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