Quartus에서 위에서 언급한 경고를 받게 됩니다.®II 소프트웨어 버전 10.0SP1 이상에서 설계에서 마스터 및 슬레이브 UniPHY 컨트롤러용 _example_top.v를 즉시 처리한 경우.
마스터 및 슬레이브 _example_top.v에서 pll_dqs_ena_clk 신호가 누락되어 피터 보고서에서 중요한 경고가 발생합니다.
위에서 언급한 중요 경고를 피하려면 마스터 모듈과 슬레이브 모듈의 _example_top.v 파일에 인스턴스화된 pll_dqs_ena_clk 포트를 추가해야 합니다.
예를 들어, 최상위 설계에서 아래와 같이 포트 pll_dqs_ena_clk 추가합니다.
ddr2 mem_if(
.pll_ref_clk(pll_ref_clk),
PHY가 PLL/DLL 마스터일 때는 칩의 다른 구성 요소와 공유할 수 있는 출력입니다.
PHY가 PLL/DLL 슬레이브일 때 아래의 PLL/DLL 인스턴스화에서 입력됩니다.
.pll_afi_clk(pll_afi_clk),
.pll_addr_cmd_clk(pll_addr_cmd_clk),
.pll_dqs_ena_clk(pll_dqs_ena_clk), //추가
.pll_mem_clk(pll_mem_clk),
.pll_write_clk(pll_write_clk),
.pll_avl_clk(pll_avl_clk),
.pll_config_clk(pll_config_clk),
.pll_locked(pll_locked),
.dll_delayctrl(dll_delayctrl),
.
.
);
이 문제는 Quartus II 소프트웨어 버전 10.1에서 해결되었습니다.