문서 ID: 000083340 콘텐츠 형태: 오류 메시지 마지막 검토일: 2013-03-25

중요 경고: 입력 핀 "[pin_name]"은 PLL의 인크 포트를 공급합니다 [PLL_inst_name]|altpll:altpll_component|pll" 글로벌 클럭에 의해 - I/O 타이밍이 영향을 받습니다.

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Quartus에서 이 중요한 경고를 볼 수 있습니다.® PLL 전용 핀이 아닌 클럭 소스에서 PLL을 구동할 때 II 소프트웨어. PLL은 설계에서 선택한 보상 모드에 따라 출력 타이밍 관계에 대한 특정 입력을 보상하도록 설계되었습니다. PLL이 전용 경로 대신 전역 클럭 경로에 공급되면 보상된 경로의 타이밍 관계가 보장되지 않습니다.

이 중요 경고는 "보상 없음" 모드에서 작동하는 PLL의 Quartus II 버전 6.1~ 7.2 SP1의 실수로 트리거됩니다. 정의에 따르면 "보상 없음" 모드의 PLL에는 입력 클럭과 출력 클럭 대상 간의 정의된 타이밍 관계가 없습니다. 이 중요 경고는 "보상 없음" 또는 모드로 작동하는 PLL에 대한 Quartus II의 향후 버전에서 제거됩니다.

해결 방법

PLL에 전용되지 않은 입력 클럭 경로를 사용하고 특정 보상이 필요한 경우 다음 단계를 따라 PLL 입력 클럭에서 출력 클럭 대상까지 원하는 TCO(클럭 투 아웃) 타이밍 관계를 생성해야 합니다.

1) 설계를 컴파일하고 타이밍 분석을 수행하여 입력과 출력 클럭 경로의 TCO 관계를 결정합니다.

2) 타이밍 분석에서 결정한 TCO 지연을 보상하기 위해 PLL 클럭 출력의 단계를 조정합니다.

3) 설계를 다시 컴파일하고 PLL 출력 클럭에 대한 원하는 타이밍을 확인합니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 7 제품

Cyclone® III FPGA
Stratix® FPGA
Stratix® GX FPGA
Arria® GX FPGA
Stratix® II GX FPGA
Stratix® II FPGA
Stratix® III FPGA

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