문서 ID: 000083445 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-08-13

Quartus II 소프트웨어 버전 10.1에서 병합된 트리플 스피드 이더넷(TSE) LVDS 수신(Rx) 및 전송(Tx) 범용 PLL에 대해 알려진 문제가 있습니까?

환경

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    예, 트리플 스피드 이더넷 IP는 Quartus® II 소프트웨어 버전 10.1에서 LVDS Rx PLL 리셋 시퀀스를 향상했습니다. LVDS Rx PLL은 이제 tse_lvds_reset_sequencer 통해 pll_areset 제어되고 Tx PLL은 pll_areset 비활성 상태입니다.

    두 PLL에 대한 입력 소스가 이제 다르기 때문에 Quartus II는 더 이상 두 개의 PLL을 병합할 수 없습니다.

    이 문제는 향후 IP 버전에서 해결될 것입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 7 제품

    Cyclone® IV GX FPGA
    Stratix® IV GT FPGA
    Stratix® IV GX FPGA
    Stratix® IV E FPGA
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    Arria® II GZ FPGA
    Arria® II GX FPGA

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