문서 ID: 000083447 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-09-11

사용자 가이드: 외부 DDR 메모리 PHY 인터페이스 메가 기능 사용자 가이드(ALTMEMPHY) --> Errata

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

10001846, 제3장 "사양", 표 3-2, 버전 4.1.

 

phy_clk_1x 위상 시프트 사양이 업데이트되었습니다. Stratix® III PLL 출력 테이블은 PLL 카운터 C0에서 phy_clk_1x 위상 이동에 0도의 위상 이동이 있음을 잘못 표시합니다. IP Toolbench에서 구현한 phy_clk_1x 대한 올바른 위상 이동은 30도입니다.

사용자 가이드의 다음 개정에는 이 업데이트된 사양이 포함됩니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 1 제품

Stratix® III FPGA

추가적 도움이 필요하십니까?

지원팀 연락처

보증 제외

1

본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.