문서 ID: 000083613 콘텐츠 형태: 문제 해결 마지막 검토일: 2015-06-16

Cyclone® V 또는 Arria® V DDR3 결합 하드 메모리 컨트롤러 설계의 결합 인터페이스에 대한 타이밍 위반이 유효합니까?

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    두 개의 DDR3 하드 메모리 컨트롤러를 Cyclone®V 또는 Arria®V로 연결할 때 본딩 인터페이스에서 타이밍 위반이 발생할 수 있습니다. 이러한 위반은 유효합니다.

    해결 방법

    해결 방법은 본딩 신호에 대한 파이프라인 레지스터를 삽입하는 것입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 10 제품

    Cyclone® V SE SoC FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Cyclone® V GX FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA

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