문서 ID: 000083671 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-12-23

PCI Express 엔드포인트가 DETECT에 고정된 이유는 무엇입니까? 예시 Avalon-MM Qsys 디자인을 사용할 때 조용합니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명 PCI® Express 예제 설계용 Avalon®-MM Stratix® V 하드 IP는 /ip/altera/altera_pcie/altera_pcie_sv_hip_avmm/example_designs/ 디렉토리는 하드웨어 또는 시뮬레이션에서 직렬 모드를 사용할 때 기차를 성공적으로 연결하지 않습니다.  끝점이 재설정되어 있기 때문입니다.
    해결 방법

    이 문제를 해결하려면 Qsys에서 디자인을 열고 DUT 모듈의 nreset_status 출력에서 alt_xcvr_reconfig_0 모듈의 mgmt_rst_reset 입력으로 연결을 제거합니다.

    이 문제는 Quartus® II 소프트웨어 버전 13.1부터 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

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