문서 ID: 000083679 콘텐츠 형태: 문제 해결 마지막 검토일: 2016-05-25

Stratix V, Arria V 및 Cyclone V 트랜시버 장치에 대한 전용 트랜시버 refclk 핀 XCVR_REFCLK_PIN_TERMINATION QSF 할당의 정의는 무엇입니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Stratix® V, Arria® V 및 Cyclone® V 트랜시버 장치에 대한 전용 트랜시버 refclk 핀 XCVR_REFCLK_PIN_TERMINATION QSF 할당에 대한 정의는 아래에 자세히 설명되어 있습니다.

AC_COUPLING
이 할당은 기본 전용 트랜시버 참조 클럭 핀 설정이며 모든 트랜시버 설계에 권장됩니다. 이 설정은 AC 결합 신호와 함께 사용되어야 합니다. 이 설정은 온칩 종료 및 온칩 신호 편향을 구현합니다.

DC_COUPLING_INTERNAL_100_OHMS
이 할당은 전용 트랜시버 참조 클럭 핀이 Vcm이 장치 사양을 충족하는 DC 결합 신호에 의해 공급될 때 사용되어야 합니다. 이 할당은 내부 온칩 종료를 구현하지만 온칩 신호 편향은 구현하지 않습니다.

DC_COUPLING_EXTERNAL_RESISTOR
이 할당은 전용 트랜시버 참조 클럭 핀이 DC 결합 신호에 의해 공급될 때 사용되어야 합니다. 이 옵션은 내부 온칩 종료 또는 신호 편향을 구현하지 않습니다. FPGA 외부의 해당 장치 Vcm에 대한 종료 및 신호 편향을 구현해야 합니다. 이 할당은 PCI Express 규정 준수 및 HCSL IO 표준에 권장됩니다.

전용 트랜시버 refclk 핀에 대한 전기 사양은 적절한 Stratix V GX, Arria V GX 및 Cyclone V GX 장치 데이터시트에서 찾을 수 있습니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 11 제품

Cyclone® V SX SoC FPGA
Stratix® V FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA

1

추가적 도움이 필요하십니까?

지원팀 연락처

보증 제외

1

본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.