문서 ID: 000083760 콘텐츠 형태: 문제 해결 마지막 검토일: 2015-12-25

출력 데이터가 클럭의 잘못된 가장자리에 클럭되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명 Quartus® II 소프트웨어 버전 15.0 이전의 문제로 인해 잘못된 에지에서 IO 출력 레지스터가 클럭된 것을 볼 수 있습니다.
    이는 IO 출력 레지스터와 IO 출력 활성화 레지스터가 사용되고 둘 다 클럭의 음의 가장자리에 클럭되는 Stratix® V 설계에서 발생합니다. 상승 에지에서 데이터가 잘못 클럭되는 것을 볼 수 있습니다.
    해결 방법

    이 문제를 해결하려면 출력 레지스터에 코어 레지스터를 사용하고 출력은 레지스터를 활성화하거나 반전된 클럭의 상승 가장자리에 레지스터를 클럭합니다.

    이 문제는 Quartus Prime 소프트웨어의 향후 릴리스에서 해결될 예정입니다.


    관련 제품

    이 문서는 다음 항목에 적용됩니다. 4 제품

    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Stratix® V E FPGA
    Stratix® V GX FPGA

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