문서 ID: 000083915 콘텐츠 형태: 문제 해결 마지막 검토일: 2015-11-30

RapidIO IP 코어 SDC 파일에서 다중 사이클 경로 타이밍 제약이 누락되어 타이밍 위반이 발생합니다.

환경

  • 인텔® Quartus® II 구독 에디션
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    Arria II GZ 또는 Stratix IV 장치에 대한 RapidIO IP 코어를 컴파일할 때, IP로 생성되는 Synopsys 설계 제약(.sdc) 파일 핵심 원인 타이밍 위반. 이 문제는 1x 모드의 모든 RapidIO IP 코어에 영향을 미칩니다. 5Gbaud에서 작동하며 Arria II GZ 또는 Stratix IV 장치를 대상으로 합니다.

    해결 방법

    이 문제를 해결하려면 SDC 파일의 제약 조건을 수동으로 수정합니다.

    IP 코어가 5Gbaud에서 1배 변형되어 Arria II GZ 또는 Stratix IV 장치 제품군:

    • 멀티 사이클 추가 경로 제약 조건set_multicycle_path -end -setup -from [get_cells -compatibility_mode *riophy_dcore|riophy1|init_sm|link_drvr_oe] -to [get_cells -compatibility_mode *riophy_xcvr|riophy_gxb*|transmit_pcs0] 2
    • 멀티 사이클 추가 경로 제약 조건set_multicycle_path -end -hold -from [get_cells -compatibility_mode *riophy_dcore|riophy1|init_sm|link_drvr_oe] -to [get_cells -compatibility_mode *riophy_xcvr|riophy_gxb*|transmit_pcs0] 1

    이러한 변경 사항은 필요하지만 타이밍을 닫기에는 충분하지 않을 수 있습니다. RapidIO IP 코어. 추가 전략을 적용해야 할 수도 있습니다. 예를 들어, 귀하는 시드 스위핑을 수행해야 할 수도 있고, 수동으로 분할을 2시로 촉진해야 할 수도 있습니다. 각 소스는 전역 클럭으로, 분할 2개 클럭을 전역으로 비활성화합니다. 더 짧은 라우팅 지연을 위한 클럭 또는 이러한 전략의 일부 조합을 수행합니다.

    이 문제는 RapidIO IP 코어의 버전 15.1에서 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 2 제품

    Arria® II FPGA
    Stratix® IV FPGA

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