문서 ID: 000084178 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-12-20

두 개의 센터 PLL이 두 개의 서로 다른 메모리 컨트롤러를 유니피(UniPHY)로 구동할 수 없는 이유는 Stratix V 장치 하단에 있습니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

하단의 센터 PLL은 Stratix® V 장치에서 하나의 PHYCLK 네트워크에만 액세스할 수 있습니다.

해결 방법 센터 PLL을 사용하여 두 개의 외부 메모리 인터페이스를 구동해야 하는 경우 PLL 공유 모드를 사용하십시오.

관련 제품

이 문서는 다음 항목에 적용됩니다. 4 제품

Stratix® V GX FPGA
Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA

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