문서 ID: 000084212 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-01-15

UniPHY IP에서 전역 재설정 신호의 최소 펄스 폭 타이밍 사양은 무엇입니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

UniPHY IP의 전역 재설정은 PLL areset 포트에 연결됩니다. 따라서 PLL areset 포트의 최소 펄스 폭은 PLL areset 포트의 최소 펄스 폭 사양입니다.

장치 데이터시트의 PLL 사양 부분을 참조할 수 있습니다.

예를 들어 PLL areset 포트의 최소 펄스 폭은 Stratix® IV 장치 및 Stratix® V 장치의 경우 10ns입니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 7 제품

Stratix® V GT FPGA
Stratix® V GX FPGA
Stratix® IV GX FPGA
Stratix® IV GT FPGA
Stratix® IV E FPGA
Stratix® V GS FPGA
Stratix® V E FPGA

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