문서 ID: 000084239 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-08-16

Quartus II 소프트웨어 피터 보고서에 디자인에 사용한 것과 다른 PLL 출력 카운터 주문이 표시되는 이유는 무엇입니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Arria II, Cyclone III, Cyclone® IV에서 PLL을 인스턴스화하면 Stratix®® III 및 Stratix IV 장치는 wire_pll1_clk[X]가 카운터에 매핑되지 않음을 알 수 있습니다.[X]. 예를 들어, fitter 보고서에서 C3를 사용하지 않는 wire_pll1_clk 찾을 수 있습니다. 이는 피터가 클럭 네트워크에 필요한 라우팅 리소스에 따라 PLL 출력 클럭을 배치하기 때문에 예상되는 동작입니다.

 

wire_pll1_clk[X]를 동적으로 위상 이동하려면 장치 핸드북의 "위상 카운터 셀렉트 매핑" 테이블에 따라 C[X] 카운터에 대한 Phasecounterselect 를 선택해야 합니다. Phasecounterselect는 RTL 코드와 일치하며, 피터의 출력 카운터 위치에 대한 물리적 매핑은 무관합니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 10 제품

Stratix® III FPGA
Arria® II GX FPGA
Arria® II GZ FPGA
Cyclone® III FPGA
Cyclone® III LS FPGA
Cyclone® IV E FPGA
Cyclone® IV GX FPGA
Stratix® IV E FPGA
Stratix® IV GT FPGA
Stratix® IV GX FPGA

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