문서 ID: 000084286 콘텐츠 형태: 제품 정보 및 문서 마지막 검토일: 2014-09-15

Arria 10 장치에서 "36비트 입력 모드로 요약된 18개 x 19 곱셈" DSP 기능을 구현하려면 어떻게 합니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명 이(또는 기타) 고급 Arria® 10 DSP 구성을 구현하려면 Quartus® II 소프트웨어에서 사용할 수 있는 HDL 템플릿을 사용해야 합니다.
해결 방법

사용 가능한 템플릿 목록을 보려면 VHDL 또는 Verilog HDL 파일을 마우스 오른쪽 버튼으로 클릭하고 템플릿 삽입을 선택합니다.

다음으로 VHDL 또는 Verilog HDL을 선택한 다음 전체 설계 > 산술 > DSP 기능 > 20nm 장치용 DSP 기능

관련 제품

이 문서는 다음 항목에 적용됩니다. 4 제품

인텔® Arria® 10 FPGA 및 SoC FPGA
인텔® Arria® 10 GT FPGA
인텔® Arria® 10 GX FPGA
인텔® Arria® 10 SX SoC FPGA

1

추가적 도움이 필요하십니까?

지원팀 연락처

보증 제외

1

본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.