문서 ID: 000084289 콘텐츠 형태: 제품 정보 및 문서 마지막 검토일: 2012-09-11

0 지연 버퍼 보상을 사용할 때 fbmimicbidir 출력 포트를 Stratix III 또는 Stratix IV 장치 PLL을 보드에 연결하려면 어떻게 해야 합니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Stratix® III 또는 Stratix IV 장치 PLL에서 제로 지연 보상(ZDB)을 사용하는 경우 양방향 핀을 인스턴스화하고 이를 PLL의 fbmimicbidir 포트에 연결해야 합니다. 이 양방향 핀은 왼쪽/오른쪽 PLL의 PLL_FB_CLKOUTp 핀과 상단/하단 PLL의 PLL_FBp_CLKOUT1 핀에 배치되어야 합니다.

PLL의 보정 출력 클럭인 제로 지연 버퍼 클럭 출력은 왼쪽/오른쪽 PLL의 PLL_CLKOUTn 핀과 상단/하단 PLL의 나머지 PLL_CLKOUT 핀에 배치되어야 합니다.

양방향 "모방" I/O 핀은 항상 활성화되어 있지만, Altera 보드에 연결되지 않은 상태로 유지하도록 권장합니다.  보조 클럭으로 사용하는 경우, 제로 지연 버퍼 보정 클럭 출력과 동일한 위상 관계가 없습니다. 타이밍 시뮬레이션 또는 타이밍 분석을 사용하여 보상된 출력 클럭과의 위상 관계를 결정합니다. 또한 양방향 모방 I/O 핀의 로드는 제로 지연 버퍼 클럭 출력의 타이밍에 영향을 미칩니다.  이로 인해 제로 지연 버퍼 피드백 보상 모드가 손상되고 PLL 소스 클럭과 제로 지연 버퍼 보정 출력 클럭 간에 상이한 시프트 결과가 발생할 수 있습니다.

이 기능에 대한 자세한 내용은 해당 장치 핸드북에서 확인할 수 있습니다.

STRATIX III 장치의 클럭 네트워크 및 PLL (PDF)

Stratix IV 장치의 클럭 네트워크 및 PLL (PDF)

관련 제품

이 문서는 다음 항목에 적용됩니다. 3 제품

Stratix® IV E FPGA
Stratix® IV GX FPGA
Stratix® III FPGA

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