문서 ID: 000084315 콘텐츠 형태: 오류 메시지 마지막 검토일: 2013-02-12

오류(10149): core_debug.sv(1)에서 Verilog HDL 선언 오류: 식별자 "seq_core_debug_pkg"가 현재 범위에서 이미 선언되었습니다.

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    UniPHY 인텔® FPGA IP 이러한 설정 조합이 있을 때 UniPHY 예 프로젝트에서 이 분석 및 합성 오류 메시지가 나타날 수 있습니다.

    • PHY 설정: 호스트 또는 에이전트로 설정된 PLL/DLL/OCT 공유 모드 옵션
    • 진단: EMIF 온칩 디버그 툴킷 활성화 선택

    문제는 디자인 예시 .qip 파일에 core_debug.sv 파일이 두 번 나열되어 있는 때문입니다.

    해결 방법

    해결 방법은 설계 예 .qip 파일의 파일 중 하나를 언급하는 것입니다. 예를 들어:

    #set_global_assignment -library "_example" -name SYSTEMVERILOG_FILE [파일 조인 $::quartus(qip_path) "_example/submodules/_example_if0_s0_software/core_debug.sv"]

    이 문제는 Quartus® II 소프트웨어 버전 13.0부터 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    Stratix® V GX FPGA
    Stratix® V GS FPGA
    Stratix® V E FPGA

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    보증 제외

    1

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