문서 ID: 000084325 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-09-11

Quartus® II 소프트웨어 버전 2.2 SP1의 Stratix PLL VCO 제한에 변경 사항이 있습니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명 예. 실리콘 특성화 데이터를 기반으로 Quartus II 소프트웨어 버전 2.2 SP1의 Stratix PLL(모든 Stratix 장치에 대한 향상된 PLL/고속 PLL) 사양에 다음과 같은 변경 사항이 적용되었습니다.

버전 2.2 SP1 이전:

EPLL과 FPLL 모두에 대한 VCO 범위는 300-1000MHz 사이로 설정되었으며, 실리콘 특성화가 보류 중입니다.

Quartus II 소프트웨어 버전 2.2 SP1에서 PLL 타이밍을 Stratix 다음 변경 사항이 적용되었습니다.

향상된 PLL(EPL)의 경우:

Quartus II 소프트웨어 버전 2.2 SP1은 -5 및 -6 속도 등급의 Stratix 장치 제품군 데이터 시트에 지정된 대로 300-800MHz VCO 범위를 적용합니다. -7 속도 등급의 VCO 범위는 300-600 MHz입니다.

빠른 PLL(FPL)의 경우:

Quartus II 소프트웨어 버전 2.2 SP1은 FPLL이 일반적인 용도로 사용될 때 300-1000 MHz VCO 범위를 계속 지원합니다. VCO 범위가 높아질수록 Quartus에서 곱셈 및 분할 요소를 선택할 수 있는 유연성이 높아질 수 있습니다. 소스 동기화 모드에서 FPLL을 사용하는 경우 VCO 주파수 범위는 300-840MHz의 데이터 시트 사양에서 변경되지 않습니다.

Stratix 장치 제품군 데이터 시트는 -5,6 및 -7 속도 등급 장치의 새로운 사양을 반영하도록 업데이트됩니다.

영향을 받는 설계에 대한 해결 방법:

  1. Quartus II 소프트웨어 버전 2.2 SP1이 FPLL의 300-1000 MHz VCO 범위를 지원하기 때문에 가능하면 ALTPLL 메가 마법사 1페이지의 "빠른 PLL 사용" 확인란을 확인하여 EPL을 FPL로 포팅할 수 있습니다. 설계가 EPLL에서만 사용할 수 있는 전용 외부 클럭 출력을 사용해야 하는 경우에는 불가능할 수 있습니다.

    또한 PLL이 클럭 전환, 프로그래밍 가능한 대역폭, PLL 재구성, 스프레드 스펙트럼 등과 같은 EPLL 특정 기능을 사용하거나 클럭 입력/출력 핀이 설계에 잠겨 있는 경우 위의 사항을 충족할 수 없습니다.

  2. 또 다른 해결 방법은 출력 주파수를 2개 이상의 EPL로 분할하는 것입니다.

    예제:

    EPLL에 인크 = 33.3333 MHz, 66.6666 MHz에서 원하는 출력, 100 MHz 및 166.66 MHz. 이러한 출력 주파수의 LCM은 999.9MHz로 적합하지 않습니다.

위의 조합의 경우:

Quartus II 버전 2.2 - 입력/출력 주파수 조합을 충족합니다.

Quartus II 버전 2.2 SP1 - 충족할 수 없으며 아래와 같이 출력 클럭 주파수를 제공할 수 있습니다.

  1. 66.666 MHz, 111.11 MHz, 166.66 MHz(VCO at 333 MHz) 또는
  2. 62.5 MHz, 100.00 MHz, 166.66 MHz(VCO at 500 MHz)

위의 예에서 100 MHz 출력은 66.66 MHz 및 166.66 MHz 출력을 출력하는 것과는 별도로 다른 EPLL로 이동할 수 있습니다.

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Stratix® FPGA

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