문서 ID: 000084328 콘텐츠 형태: 오류 메시지 마지막 검토일: 2013-01-14

오류: 스크립트 generate_ed.tcl 실행 중 오류: <example design="">: 인터페이스 seq_debug 알 수 없는 인터페이스 if0.seq_debug 내보내려고 했습니다.</example>

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어 버전 12.1 이상에서 문제가 발생하여 EMIF On-Chip Debug Toolkit 인터페이스 유형이 내부(JTAG)로 설정된 경우 UniPHY를 사용하여 DDR3 컨트롤러에 대한 예제 디자인을 생성할 때 이 오류 메시지가 나타날 수 있습니다.

    해결 방법

    해결 방법은 온칩 디버그 설정을 내부(JTAG) 에서 공유로 변경하는 것입니다. 이렇게 하면 연결될 필요가 없는 Avalon® 슬레이브 인터페이스가 생성됩니다.

    이 문제는 인텔® Quartus® Prime 소프트웨어 버전 13.0에서 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 20 제품

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Arria® II GZ FPGA
    Stratix® III FPGA
    Stratix® IV GX FPGA
    Stratix® IV GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Stratix® IV E FPGA
    Cyclone® V SE SoC FPGA

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