문서 ID: 000084352 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-12-03

40GbE 및 100GbE MAC 및 PHY IP 코어에서 Quartus II 소프트웨어는 약 10Gbps PHY 클럭 신호에 대한 최소 펄스 폭 위반을 보고합니다.

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    40GbE 및 100GbE MAC 및 PHY IP 코어에서 Quartus II 소프트웨어 10Gbps 지연 시간 PHY에 대한 최소 펄스 폭 위반 보고 다음 클럭 신호에 대한 설계:

    x_top|sv_low_latency_phy_inst|sv_low_latency_phy_inst|sv_xcvr_low_latency_phy_nr_inst|sv_xcvr_10g_custom_native_inst|sv_xcvr_native_insts[0].gen_bonded_group_native.sv_xcvr_native_inst|inst_sv_pcs|ch[1].inst_sv_pcs_ch|inst_stratixv_hssi_rx_pld_pcs_interface|pld10grxclkout~CLKENA0|outclk x_top|sv_low_latency_phy_inst|sv_low_latency_phy_inst|sv_xcvr_low_latency_phy_nr_inst|sv_xcvr_10g_custom_native_inst|sv_xcvr_native_insts[0].gen_bonded_group_native.sv_xcvr_native_inst|inst_sv_pcs|ch[1].inst_sv_pcs_ch|inst_stratixv_hssi_rx_pld_pcs_interface|wys|pld10grxpldclk
    해결 방법

    이 문제는 12.1 Quartus 소프트웨어 릴리스에서 해결되었습니다. IP 코어입니다.

    IP 코어 12.0 릴리스의 경우 이러한 경로를 무시하십시오. 이러한 최소 펄스 폭 위반은 잘못된 경로에 대한 것입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 2 제품

    Stratix® IV FPGA
    Stratix® V FPGA

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    보증 제외

    1

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