문서 ID: 000084375 콘텐츠 형태: 문제 해결 마지막 검토일: 2015-12-14

RTL과 게이트 레벨 시뮬레이션의 1 클럭 주기 지연 차이가 표시되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명 V 시리즈 장치에 대한 Quartus® Prime 소프트웨어 DSP 레지스터 패킹의 문제로 인해 RTL 기능 시뮬레이션과 비교하여 게이트 레벨 기능 시뮬레이션에서 레지스터에서 클럭 주기 지연 차이가 나타날 수 있습니다.
    해결 방법

    이 문제를 해결하려면 피터 옵션 "자동 포장 레지스터"를 "Auto"(기본값)에서 "끄기"로 변경하거나 Quartus II 소프트웨어 버전 15.0.2용 패치를 다운로드하십시오.

     

    이 문제는 Quartus Prime 소프트웨어의 버전 15.1 업데이트 1부터 해결되었습니다.

     

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 15 제품

    Cyclone® V E FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA
    Stratix® V E FPGA
    Cyclone® V SX SoC FPGA
    Stratix® V GX FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V GT FPGA
    Arria® V GT FPGA
    Cyclone® V GX FPGA
    Arria® V GX FPGA
    Arria® V GZ FPGA
    Cyclone® V SE SoC FPGA

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    1

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